06/06/11 12:54:36 jQESvtj/
エンタープライズ用途のクセに、未だに共有バスなItaniumよかマシだがな。
おかげで、2ソケット以上は各社チップセットの開発から自前でやらにゃならんし。
共有キャッシュはコアとの接続がクロスバーに似た形式になるが、AMDは既にクロスバーの実装経験があるからな。
大して難しい話じゃない。
で、L3に共有データを落とせない理由を教えてやろう。
共有データは同じソケット内で共有しているとは限らん。
AMDによれば、共有L3の目的はコヒーレンシ制御のコンフリクトの軽減だが、共有データをL3に吐き出せばL3も完全な
コヒーレンシ制御の対象になるからコンフリクトが増えるだけだからな。
非共有データだけならソケットの内部でも外部でもコヒーレンシ制御は必要ない。
L2の容量減も共有データの存在確率を減らすには重要だがな。
4MByteの共有L2なら、UnifiedCacheでも共有データが512KByte存在する可能性はあるが、512KByteでUnfiedCacheなら
512KByteすべてが共有データである可能性はまずあり得ないからな。