05/02/14 02:33:49 TTyHoYKz
私も安藤氏の言わ意外だったす。
今回のMontecinoの発表でわ
・デュアルコア -> POWER4の後追い、しかもL2わ共有せず
・SoEMT (Switch on Event Multithreading) -> IBMがPowerPC RS64-IVで実装済み
・ハーバードアーキテクチャのキャッシュ -> 何を今更？
・Fine-grain clock-gating -> POWER5, CELLで大々的に採用済み
多少、新しい目の概念わ、
・消費電力を一定に保つようにクロック／電圧を可変
・非同期回路採用のL3
くらいすか。。。 前者についてわ、もはや動作中のクロックわ不定ということで、何故Intelがクロックを
連想させないプロセッサナンバーをつけるようになったのかが判るす。
安藤氏わ、後者に随分興味があるみたいすけど、ほんの数年前のSDRAM以前の世代でわDRAMもSRAM
も非同期が普通だった訳で、そんなに画期的なことなんすかね？