04/01/05 23:06
>>235
勘で。
指定しているデバイスに何か問題があるのかも。
もしくは clk, res, sw0 ピンの使い方が悪いとか。
238:デフォルトの名無しさん
04/01/07 07:31
>>235
VHDLのスレでVerilogの質問書いて、しかもageか。
おめでてーな。
漏れはVHDLで同じwarningを見たことがあるから、
多分、原因はアレだろうな。
239:デフォルトの名無しさん
04/01/10 18:31
>>235
氏ねボケが
240:デフォルトの名無しさん
04/01/13 03:13
>>235
clk, res, sw0を回路の中で使っていないとか？
>こいった警告文が出る際に
こいった際にはALTERAのサイトの中でwarningの内容を検索かけてみるとか
241:デフォルトの名無しさん
04/01/13 06:57
>>235
指定するデバイスに合わせて手動でPIN配置してみては。
242:デフォルトの名無しさん
04/02/06 21:07
VHDLのソースにタグ付けを行うツール(GNU GLOBALのようなやつ)を
どなたかご存じないでしょうか?
243:デフォルトの名無しさん
04/02/09 03:09
URLﾘﾝｸ(mito.cool.ne.jp)
244:デフォルトの名無しさん
04/03/05 05:13
URLﾘﾝｸ(www.sakai.zaq.ne.jp)
245:デフォルトの名無しさん
04/03/05 11:18
>>244
関西圏だと解るURLだな
246:デフォルトの名無しさん
04/05/18 11:43
quartusを使ってVHDLの説明やってくれてる本は何ですか？
247:デフォルトの名無しさん
04/05/18 20:38
↓コレで我慢しろ
URLﾘﾝｸ(altimanet.com)
248:デフォルトの名無しさん
04/05/18 23:45
九州なんで無理なんすよ
249:デフォルトの名無しさん
04/05/30 04:12
>235
どんなに小さくてもいいから成功したコードがあるかどうか。
input clk;
input xrst;
input i_a;
output o_b;
reg r_d;
always @(posedge clk or negedge xrst) begin
if (!xrst) r_d <= 1'b0;
else r_d <= ~i_a;
end
assign o_b = r_d;
とかでもいいからさ。
250:デフォルトの名無しさん
04/06/21 23:16
ABEL-HDLのシミュレーションソフトってあるんですか？
251:初心者
04/09/10 22:05:48
電気板の方でも全く同じ質問をしているので
大変申し訳ありませんがどうか助けて下さい。
12BITのdataを5.5という数値で
割った答えを16BITで出力する回路を
考えています。
答えに少数点以下の数値がある場合は、
整数に繰り上げます。
例えば、
(簡単のため10進数で考えると)
答えが1.1なら → 2とする
答えが1.000023なら → 2とする
といった具合です。
関係演算子「 >= 」と 加算演算子「 - 」を使って
解を求めようとしているのですが、
[ 000000111111 >= 5.5 ]
のような評価や
また、[ 000000111111 - 5.5 ]
のような計算が出来ません。
データタイプの異なるものに対して
どのようにしたら評価できるのでしょうか？
どうか教えて下さい。
252:デフォルトの名無しさん
04/09/15 23:09:19
VHDLそこそこ出来るようになったら、計測システムとかはソフト屋に出すのやめて、
とっつきにくいC++とかお勉強するのもやめて
言語が似ているPascal・Delphiとかに逝くもよいかな？
あるいはもし開発環境あるならVHDLのベースとなったAdaへ逝くって手もあるかもしれんが？
253:デフォルトの名無しさん
05/01/16 19:47:35
ほしゅ（´・ω・）
254:デフォルトの名無しさん
05/01/16 20:48:25
最近はC++が基本になってるSystemCとか流行ってるみたいだね
255:デフォルトの名無しさん
05/01/16 20:57:00
>>254
流行ってるって言っても、研究レベルでな。
256:デフォルトの名無しさん
05/01/16 20:59:07
>>255
URLﾘﾝｸ(216.239.57.104)
257:デフォルトの名無しさん
05/01/17 13:00:10
漏れが昔やってた頃はVerilogかVHDL使ってた
シノプシスがボッタクリで大儲けしてた頃（今も？）
最近はSytemCなの？本屋で糞高い本が売ってたよ
258:デフォルトの名無しさん
05/01/18 22:26:51
RTLじゃないと信用できない俺はジジイ?
259:デフォルトの名無しさん
05/01/19 21:04:50
Gateでないと信用できない人達がまだ生きています。
260:デフォルトの名無しさん
05/03/27 23:17:40
SystemCは完全に破綻しました。
261:デフォルトの名無しさん
05/06/03 05:30:34
URLﾘﾝｸ(www.ascii.co.jp)
URLﾘﾝｸ(find.2ch.net)
262:デフォルトの名無しさん
05/06/14 22:47:21
aaa
aa
263:あげ
05/07/08 05:42:53
>>260 SystemCは完全に破綻しました。
でもさ、論理順序回路を高級言語で記述するってゆー考え方は間違ってないと思うんだが、
手続き型言語がそれに向いているのかどうか、むしろ関数型（functional: 機能的）言語の方が
イイのでは？…という様な事を考えてみないか＞プ板の皆の衆!
264:デフォルトの名無しさん
05/07/08 08:43:09
>>263
関数型言語は絶対に向いてないな。
ハードウェアって再起呼び出しできないし。
っていうか、HDL の類でも、レジスタ間の結線の仕方とかを記述する部分は
手続き型で書くのが一般的だし、実際それがベストだと思う。
ハードウェア記述する上で、手続き型言語に足りてない部分は、
モジュール記述の仕方と、ビット幅指定、並列化構文かな。
モジュールの記述はオブジェクト指向言語の、interface, class 的な構文、
ビット幅指定は C++ のテンプレートみたいな感じ、
（実際、↑の2つはSpecCとかではそういう文法になってるし）
並列化構文は、Cωの奴みたいなのがあって欲しいかも。
Cωの並列化構文は、↓の Cω Concurrency に概要説明あり。
URLﾘﾝｸ(research.microsoft.com)
265:デフォルトの名無しさん
05/07/08 21:53:15
Ｃだって再帰は書けるし、プログラムの記述とそれをコンパイルした結果の回路とが
きれいに対応している必要性は、高級言語なんだから必ずしも無い。
既存のHDLはFPLを知らない人達が考えたものだろうから、手続き的に書く様になっているんじゃないのかな？
もちろん、ソフトの世界には無い様なアナログ的な問題がハードにはたくさんあって、
そう簡単に使い物になるとは思わないけど、可能性を考えてみるのは面白いと思う。
実用指向の議論は、シミュ板か電子板でやればいいし。
266:265
05/07/08 22:12:32
↑のFPLは Functional Programming Language です。
Field Programmable Logic ではありませんので、念の為。
267:デフォルトの名無しさん
05/07/08 22:35:31
>>265
いやー、ソフトの世界でも未来が薄いもんにハードの世界での活躍は期待できないと思うよ。
関数型言語もHDLも両方触ったことあるけど、両者の親和性が高いと思ったことは1度もない。
あとさ、HDLはFPLを知らない人たちが考えたという発想がまずなんかおかしい気がする。
関数型言語は、
LISPの開発開始が1958年、COMMON LISP ができたのすら1980年。
Scheme はできたのは1975年。
Haskell でようやく1987年。
一方、HDL は、
VHDL は ADA (1980年誕生)を見本にしていて、1985年に成立。
Verilog-HDL はさらに遅くて、1989年。
関数型言語を知らないってことはないと思う。
268:デフォルトの名無しさん
05/07/09 01:37:14
ぐぐったら、こんなの発見しますた;
The Lava Homepage
URLﾘﾝｸ(www.cs.chalmers.se)
Lava is a hardware description language based upon the functional programming language Haskell.
269:デフォルトの名無しさん
05/07/17 19:39:41
ム板にもあったんだ
270:デフォルトの名無しさん
05/08/30 10:14:40
VHDLにおいて。以下の分を１個のレジスタで済ませるには場合にはどうすればいいんですか？
シフトレジスタだとレジスタ３つ分になりますよね・・。そうではなくて、１クロックで
SINの信号がREG1～REG３を通り、SOUTになるようにってできるんですか？意味的にはSOUT<=SINになりますが。。
process(CLK)
if(CLK'event and CLK='1') then
REG1 <= SIN;
REG2 <= REG1;
REG3 <= REG2;
SOUT <= REG3;
end else;
end process;
271:デフォルトの名無しさん
05/08/30 21:46:59
作りたい回路の回路図を書いてみろ。
272:デフォルトの名無しさん
05/09/04 20:32:42
vhdlで、ランダムって発生できます？
かなりムズイんですが・・・
273:デフォルトの名無しさん
05/09/04 20:40:00
ソフトでできるのと同様のものなら発生できる。
274:デフォルトの名無しさん
05/11/26 11:58:35
てすと
275:デフォルトの名無しさん
06/03/22 16:23:27
【Verilog】記述言語で論理設計 Project3【VHDL】/
ｽﾚﾘﾝｸ(denki板)l50
276:デフォルトの名無しさん
06/03/22 23:47:24
>>270
process(CLK)
variable REG1,REG2,REG3 : std_logic;
begin
if(CLK'event and CLK='1') then
REG1 := SIN;
REG2 := REG1;
REG3 := REG2;
SOUT <= REG3;
end if;
end process;
REG1～3をなんに使うかは知らないがｗ
277:デフォルトの名無しさん
06/03/22 23:57:54
Cでいえば、さしずめ
int function(int *sin){
int* reg1;
int* reg2;
int* reg3;
reg1 = sin;
reg2 = reg1;
reg3 = reg2;
return *reg3; // SOUT
}
といったところか。
278:デフォルトの名無しさん
06/03/23 10:39:52
ｈｓ
279:デフォルトの名無しさん
06/05/24 10:03:32
VHDLの開発環境がフリーで手に入るとこないですか？
機能制限でフリーであったって話を聞いたんですけど
見つからなくて・・
280:デフォルトの名無しさん
06/05/24 10:13:42
Verilogのシムならぐぐればあるのだが
シムじゃなくて無償ツールなら、寺とか罪のサイト逝け
ていうか電気板の方が反応よいと思われ
281:デフォルトの名無しさん
06/05/24 23:02:13
電気板って軽の話題持ち込んだアホのせいで荒れてるからなぁ
282:デフォルトの名無しさん
06/05/24 23:03:50
【Verilog】記述言語で論理設計 Project4【VHDL】
ｽﾚﾘﾝｸ(denki板)
【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 05
ｽﾚﾘﾝｸ(denki板)
こんなとこかな
283:デフォルトの名無しさん
06/07/18 00:39:48
age
284:デフォルトの名無しさん
06/07/18 01:06:02
暇な人が居ないようですね
285:デフォルトの名無しさん
06/07/18 01:17:20
この話題は電気・電子板なんだよな
286:デフォルトの名無しさん
06/09/08 22:56:22
複数個のｎビットデータから最小の値のデータを選び出す回路は、
もっとも最速の回路を作ろうと思った場合、どういう考え方（アルゴリズム？）でＨＤＬを記述すれば
いいでしょう？
287:デフォルトの名無しさん
06/09/09 04:56:47
たとえば n=3 のとき
111
110
101
100
011
010
001
000
の中の最小は 000 っていう意味？
先頭の bit から見て 0 が一番沢山並んでるのが最小でいいような。
288:デフォルトの名無しさん
06/09/09 07:59:35
複数個のデータがどうやって与えられるかが問題。
ｎｘｍで全部パラレルに入ってくるのか、
ｎbitのパラレルがclock同期で何度か入ってくるのか、
その場合何個目がデータの終わりになるのか等、
条件が不十分すぎると思うよ。
289:デフォルトの名無しさん
06/09/11 19:38:44
>>286
最速と言うからには組み合わせ回路になると思う。
組み合わせ回路なら最速を考えるのは合成ツールの仕事。
適当なアルゴリズムを書けば勝手に合成ツールが考える。
もちろん最初の展開後の回路が莫大過ぎると合成終わんな
いので、ほどほどにはしておく必要はある。
290:デフォルトの名無しさん
06/12/29 06:10:58
1chipMSXが販売開始されたようですが
VHDLソース書き換え試したひといる？
291:デフォルトの名無しさん
07/04/25 13:45:03
あげてもいいかな？
292:デフォルトの名無しさん
07/04/25 20:51:25
>>290
います
293:デフォルトの名無しさん
07/05/01 04:42:50
あげてもいいかな？
294:デフォルトの名無しさん
07/05/01 04:54:47
ネタじゃなかったらこちらへ
【Verilog】記述言語で論理設計 Project5【VHDL】
ｽﾚﾘﾝｸ(denki板)l50
295:デフォルトの名無しさん
07/05/01 06:51:27
ここじゃだめ？
296:デフォルトの名無しさん
07/05/07 04:37:48
あげないとたいへんなことになります
297:デフォルトの名無しさん
07/05/07 04:50:23
298:デフォルトの名無しさん
07/05/10 21:57:17
>>297
GJ！
これでこのスレもしばらく安泰じゃ
299:デフォルトの名無しさん
07/05/30 14:49:59
.
300:デフォルトの名無しさん
07/06/15 00:10:41
ちゃんと内容のあるカキコしろよ：
301:デフォルトの名無しさん
07/06/15 21:29:16
ぐは、折角頑張って書いたのにぜんぶ自動削除された・・・（鬱
302:デフォルトの名無しさん
07/06/17 19:19:34
自動削除?
303:デフォルトの名無しさん
07/11/18 14:26:18
dfbdfdfdf
jfgfgj
tutututr
mfmmfhf
kukutk
yeryryrr
304:デフォルトの名無しさん
07/11/30 21:35:21
Verilogのスレは無いの？
305:デフォルトの名無しさん
07/11/30 21:37:20
aruyo
306:デフォルトの名無しさん
08/02/17 15:21:29
doko?
307:デフォルトの名無しさん
08/02/18 21:43:47
>>306
>>294
308:デフォルトの名無しさん
08/07/08 19:45:19
VHDLが分かる方いませんか？
309:デフォルトの名無しさん
08/07/08 23:06:23
【Verilog】記述言語で論理設計 Project6【VHDL】
ｽﾚﾘﾝｸ(denki板)l50
荒れてるけどこっちの方がいいべ。
310:デフォルトの名無しさん
08/07/09 20:06:59
ひさびさにみにいったら確かに荒れててわろす
311:デフォルトの名無しさん
08/07/13 13:23:54
ワロスワールドならこっちの方がワロスｗ
やねう企画代表者やねうらお（本名・磯崎元洋）が
・ソフトウェアの不正コピーを行っていた
・労働契約上の違反をしていた
・他は不正コピーしていないことを証明しようとしてエロゲーのパッケージを発見し、
写真に撮ってアップロードしようとした。
URLﾘﾝｸ(d.hatena.ne.jp)
やねう企画の裏側（競馬の詐欺ソフトの製作現場）
URLﾘﾝｸ(d.hatena.ne.jp)
URLﾘﾝｸ(d.hatena.ne.jp)
URLﾘﾝｸ(d.hatena.ne.jp)
有限会社やねう企画（所在地・大阪府八尾市末広町２－１－２）が計画倒産
URLﾘﾝｸ(www.sia.go.jp)
やねうらおプロフィール
性格：友達から「チンピラ」「ヤクザ」と呼ばれている。前世で殺人鬼だった宿業を背負っているという妄想（自覚）あり。
最終学歴：専門学校卒
主な職歴：有限会社センキ（凌辱系アダルトゲームの製作会社）を経て独立、有限会社やねう企画を設立、２００６年に計画倒産
代表作：『夜這いマニア』『盗撮マニア』『お楽しみＣＤシリーズ』『競馬詐欺ソフト』『ＢＭ９８』
やねうらお語録
>「ワシのほうが潔癖やと思うんやけどな。
>絶対に違法コピーのソフトしか使わんし。
>たとえば強盗に入ったときに、ちょっとかわいそうになって
>十万円だけ残してったら、おかしいやろ？
>自分の『強盗する』という意思に対して矛盾やろ？
>だからワシは、一個も買ったソフトを使ったことがない！！」
312:デフォルトの名無しさん
08/07/13 14:44:57
コピペ乙
313:デフォルトの名無しさん
08/07/22 01:31:17
今世紀最大の正真正銘のキチガイ弓月城太郎(>>311)にやねうらおは絡まれている。
弓月城太郎は正真正銘のキチガイ
【自作自演】弓月城太郎氏に関するまとめ【神秘体験】
URLﾘﾝｸ(d.hatena.ne.jp)
314:デフォルトの名無しさん
08/07/22 01:32:19
>>311
今世紀最大の正真正銘のキチガイ弓月城太郎(>>311)にやねうらおは絡まれている。
弓月城太郎は正真正銘のキチガイ
【自作自演】弓月城太郎氏に関するまとめ【神秘体験】
URLﾘﾝｸ(d.hatena.ne.jp)
315:デフォルトの名無しさん
08/10/02 07:26:11
保守
316:暇だから来てみた ◆TampgQ3z9g
08/10/04 00:46:06
保守
・・・・まだあったのか