03/10/16 05:14
>>184
別に何とも思わんね。＞VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。
03/10/16 05:14
>>184
別に何とも思わんね。＞VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。
03/10/16 05:14
>>184
別に何とも思わんね。＞VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。