03/08/23 02:32
>>158
簡単だよ。
知識が無いって言うより不器用なんだな。
やっぱ逝ってよしだ。（ｗ
160:デフォルトの名無しさん
03/08/23 16:35
>>159
負けず嫌いの奴だな（ｗ
161:デフォルトの名無しさん
03/08/23 20:04
>>159
あのぅ・・・回路自体が複雑じゃないってのは同意だけど、
ユニバーサル基盤でジャンパ線をハンダ付けする面倒くささって
解んないかなぁ・・・(´･ω･`)
器用な人がうらやますぃよ。
VHDLと関係ない話になってしまってごめんよぅ。
162:デフォルトの名無しさん
03/08/24 00:34
>>161
全然面倒臭くないよ。
それどころか楽しい。
163:デフォルトの名無しさん
03/10/03 19:35
保守age
164:デフォルトの名無しさん
03/10/03 21:55
>>162
（ ´,_ゝ`）ﾌﾟｯ
165:デフォルトの名無しさん
03/10/04 00:45
>>164
不器用は氏ね
で良いのか？流れ的に
166:デフォルトの名無しさん
03/10/14 20:44
しまった！興味を持ったら先月号になっちまったぞ！＞DesignWave
バックナンバーとしてゲトする価値アリ？
それとも秋月のPICプログラマキットのFPGA版みたいなもののほうが
全部まとまってて楽かしらん。
167:デフォルトの名無しさん
03/10/14 20:56
>>166
URLﾘﾝｸ(www.cqpub.co.jp)
こういうのか。
( д ) ゜ ゜ﾀｶｰ
168:デフォルトの名無しさん
03/10/14 21:15
他にはヒューマンのがあるけど安くはないね。
169:２７歳＠風邪と欝で有休
03/10/15 10:17
凡人のソフト上がりじゃたぶん、苦労するだろうな。
ちなみに凡人以下幼稚園児以下な俺は、三年たっても
ダメぽ。そろそろ潮時かなとーさん。
170:デフォルトの名無しさん
03/10/15 11:00
>>169
取り敢えず簡単な電気の基礎から入れ。
言語だけわかっても現実に使えなければ全くの無意味だからな。
171:デフォルトの名無しさん
03/10/15 15:16
>>166
10月号買おうかと思ったら在庫ﾅｼだってさ…
しかたないからFPGAとユニバーサル基盤買ってくるか
172:デフォルトの名無しさん
03/10/15 17:59
>>171
そりゃ乗り遅れたお前が悪い。
173:デフォルトの名無しさん
03/10/15 18:17
>>171
漏れは2冊ゲトした。どうだ？うまやらしいか？
174:デフォルトの名無しさん
03/10/15 18:18
漏れ五冊。
一冊五千円でお売りします。
175:デフォルトの名無しさん
03/10/15 20:23
まぁ大半はコンフィグレーションROMは愚かダウンロードケーブルも作らんから
乗り遅れた人もマイペースでやっていけばいいさ・・・。
FPGAボードの製作を当分の目標として電子工作でもすれば、プリント基板
の入門もできる。
176:デフォルトの名無しさん
03/10/15 20:54
ところでこのスレでの電気ってのはどれくらいの知識なんだろうかと疑問。
まぁフリップフロップは基本中の基本ってことでいい？
もちろんRS,T,D,JKなどなど。もちろん負論理も正論理も知っているということか。
間違ってもANDとORとNAND、NOR、XORは知らないとごみとして捨てられるというわけ？
177:デフォルトの名無しさん
03/10/15 21:21
>>176
論理回路がどんな動きをするかは基本中の基本だろうな。
F/Fはその後で良いがこれも基本中の基本。
どっちも知らないと話にならんのでは？
178:デフォルトの名無しさん
03/10/15 23:05
>>177
いやこのスレに書き込んだ香具師みんなこれくらい知っているんだろうなと思っただけだよ
179:デフォルトの名無しさん
03/10/15 23:19
FFの種類（RS,JK etc.）について
基礎知識として持っているに越したことはないが、
VHDLでコーディングする際には不要な知識。
例えばRS_FFやらJK_FFというcomponentを作って
top entityでそれらを組み合わせる・・・
・・・なんてコードを組んでしまう設計じゃ、
言語設計の意味がなくなってしまう。
（年輩の技術者がVHDLを習うと、
どうしてもこういう設計をしてしまう模様）
RTLレベルで信号の流れをイメージ化して
コードを組むことができれば、
VHDLを使う限りにおいては一応合格ではなかろうか。
といいつつ、実機でのdebugレベルになると
間欠症状の不具合を考えるとき、
setup/hold timeの概念も持っていないと、
論理が正しいのに、なぜ！と嵌ってしまう罠。
180:デフォルトの名無しさん
03/10/16 00:31
>>179
HDLでRSFF系のFFってのは論外だし、そもそもFPGA等では禁じ手の一つだよ。
そもそもそんな非同期な回路を書く為の物では無いしね。＞HDL
しかし論理回路を理解する上で知っていて欲しい知識ではある。
今となってはあくまで知識レベルであって必須では無いが。
181:デフォルトの名無しさん
03/10/16 00:53
>>180
そうそう、VHDLセミナーを受講した際に、
講師が口酸っぱくして言っていたのが
「同期回路の設計！ゲートクロックを使うな！」
だった。
元々ソフト屋だったので、その概念を抵抗なく受け入れられたけど、
74シリーズでハードを組んでいた年輩の技術者にとっては、
どうも馴染めないようですな。
182:デフォルトの名無しさん
03/10/16 02:18
同期非同期ってのは
同期
「ホレッ」
「イヤーン」
非同期
「ホレッ」
「アッアッアッ・・・イヤーン」
こんな感じですか？
183:デフォルトの名無しさん
03/10/16 02:30
>>182
つまんね
184:デフォルトの名無しさん
03/10/16 04:40
VHDLなんかよく書けるな。そりゃそういう仕事請け負ってこられて書かされるような
会社ならしゃーないんだろうが。プログラム言語を知ってるならあの仕様は苦痛な
だけだろ？コンパイルオプションなんか事実上無いに等しい。おまけになんであんなに
長い予約語にしたんだ。生産性超低し。Verilogもかったるいけど、VHDLと比べると
ぜんぜんまし。少なくとも苦痛じゃない。
#そろそろ、まともに使えるフリーのシミュレータと論理合成ツールってでないものかね。
#ハードゥエアベンダは情報提供嫌がるだろうな。
185:デフォルトの名無しさん
03/10/16 05:14
>>184
別に何とも思わんね。＞VHDL
逆にVerilogの曖昧に出来てしまう記述の方が合成の時
不安になるから結局似たような厳格な記述になる。
少なくとも言語の優劣を語っても無意味。
186:デフォルトの名無しさん
03/10/16 12:41
FFが電気の知識というのでは，視野が狭くなるぞよ。
メカでも構成できるだろう。今時は純粋なメカで構成することは稀だが，
エアー回路だけでロジックを作り上げる欧州勢もいるからな。
187:デフォルトの名無しさん
03/10/16 13:45
>>186
少なくともこのスレッドはHDLの事を論じるスレッドだから
基本は弱電になる。
話を発散させても無意味だろう。
188:デフォルトの名無しさん
03/10/16 14:43
>>185
糞野郎は糞環境で仕事をしても何も感じないようだな。
そういうことを言ってるやつは生産性をまったく無視してるか、HDL以外の
まともな言語開発環境を知らん井の中蛙だ。大体コンパイルオプションの
有無と長ったらしい予約語が、厳格な表記と何のつながりがあるのか言ってみろ。
結局、糞だったんだよVHDLは。
189:デフォルトの名無しさん
03/10/16 14:58
Verilogがそこそこ普及してる中、後発で、ほとんど機能的にも
おなじようなHDLであるVHDLが出てきたのか全く意味不明。別に新しい
ことが出来るわけでもなく、設計現場に余計な労力を使わせただけで
結局Verilogに取って代わるシェアを奪ったわけでもなく次世代言語が
登場しようとしてる。
190:デフォルトの名無しさん
03/10/16 15:25
>>188
なんだ結局良くVHDLを使いこなせてない半可通か。
馬鹿みたいだなお前。
191:デフォルトの名無しさん
03/10/16 15:45
それ以前にVHDL糞派はタイプが面倒くらいしか言うことが無いんだろう。
本当に馬鹿な論理だ。
192:デフォルトの名無しさん
03/10/16 16:07
そもそも回路図で入力するのが面倒だからHDLを使う。
省力化はきわめて重要なファクターであることにも気づかない大マヌケ
193:デフォルトの名無しさん
03/10/16 16:28
選択の自由も無くてただただ日々コード書きこなしてる下請け３チャン企業勤めしてるのかお前->>190
お前のやってることは設計じゃなくて、日記つけてるのと同じ。日記は家でつけろ。
194:デフォルトの名無しさん
03/10/16 16:58
>>193
結局仕事出来ない奴がその理由をツールに求めてるだけでしょ？
お前の場合。
195:デフォルトの名無しさん
03/10/16 17:04
へー最近はVHDLを腐すにもなかなか屁理屈が必要なんだな。
ま、どっちも使ってると一寸面倒かなー程度で別にここまで
切れる程の事は無いと思うが？
一寸心を病んでるんじゃないですか？
196:デフォルトの名無しさん
03/10/16 17:31
素朴な疑問。
ほとんど特徴の差が無いVHDLとVerilogをなんで両方使ってるの？
差が無いならどっちか一方だけ使ってればいいじゃん。
197:デフォルトの名無しさん
03/10/16 17:46
>>193
うツ！反論できない
198:デフォルトの名無しさん
03/10/16 20:07
>>196
そりゃ納入先の仕様による。
199:デフォルトの名無しさん
03/10/16 21:53
LSI設計にしても装置設計にしても、構想設計から最終製品まで仕上げるような
仕事であればHDLのたらいまわしなんかされない。あれこれやってるように見えて
も所詮は製品の一部のお手伝いをしてるだけ。まっとうな大学出てまっとうな就職
して自分が望まなければそんな風にはならない
200:デフォルトの名無しさん
03/10/16 22:02
なんか荒らしみたいになってるんですが・・・。
学歴の話までし始めたら本当に頭がおかしいのかと
疑わざるを得ない。
貴方が見ている世界だけが全てではない事を知りましょうね。
世の中メーカーしか無い訳じゃない。
外注を卑しむとも捉えられかねない書き込みは見苦しいと
しか言いようがないよ。
201:デフォルトの名無しさん
03/10/16 22:27
>>198
なーるほど！食うために選択の余地なんかないわけか。そりゃ設計の優劣なんか
議論しても始まらないわけだね。お客様のお気に召すままってことだね。
202:デフォルトの名無しさん
03/10/16 23:04
馬鹿もここまで来ると哀れですらある。
203:デフォルトの名無しさん
03/10/16 23:25
>>201
特に何かおかしいとこを言っているとは思えません。
荒らし目的なら何処か余所のスレッドで御願いします。
204:デフォルトの名無しさん
03/10/17 21:14
他のソフトウェア記述言語（語弊があるかもしれんが）スレならともかく
よもやこのスレがこんな荒らしを受けるとはおもわなんだ。
205:デフォルトの名無しさん
03/10/17 22:42
暇だからVHDLでも書こうかな
206:デフォルトの名無しさん
03/10/17 23:45
>>204
昨日からここに張り付いてる奴ってなんか気持ち悪いよね。
207:デフォルトの名無しさん
03/10/30 17:38
hosyuage
208:デフォルトの名無しさん
03/11/01 19:50
>>13
CyberDogっていうC言語がらみの論理合成ツール
評判よくない
209:デフォルトの名無しさん
03/11/01 21:44
なんか久々にあがってる。
水面下で結構のびてたんだね。
>>188
＞HDL以外のまともな言語開発環境を知らん井の中蛙だ。
自分HDLしか知らないんだが、どんなのがあるのかな？
ｶｽﾀﾑLSIとか作るのも知らん。
210:デフォルトの名無しさん
03/11/01 22:18
>>209
馬鹿を呼び込む蒸し返しは遠慮願いますかね？
それとも荒らしたいのか？
211:デフォルトの名無しさん
03/11/20 20:43
最近(ﾟДﾟ )ｳﾏｰになるかもと思ったのが、
SFLで記述してverilogに変換して使う。ってやつ。
ET2003で東海大学？がその変換プログラム公開してたが、なかなかだった。
ネットで落とせるみたいなこといってたが、そのときのパンフ行方不明ｗ
多分検索すればでてくるんだろうけどね。
とりあえずSFL自体はかなり書きやすい言語だけに、変換プログラムさえマトモならかなり楽になりそう。
すくなくとも最近はやりのＣでのコーディングよりは直感的に書けると思うよ。
212:デフォルトの名無しさん
03/11/24 11:20
最近、systemCを教えて下さいってねーちゃん３人組がでてるCMがあった。
本当はシスティナCといってるらしいが。
213:デフォルトの名無しさん
03/11/26 13:18
>>211
でも同期回路オンリーじゃなかったか？＞SFL
214:デフォルトの名無しさん
03/12/01 23:50
VHDLってCが出来たら要らなくなるのか？
最近ハードに近い仕事がしたくて色々調べてみたがやっぱりVHDL→Cってしな
いといけないのか？
Cをやってたら大体言語の意味は解るのか皆さんの意見をキボンヌ
215:デフォルトの名無しさん
03/12/06 21:59
工学版のVerilog VHDLスレでこんなのあった。どうよ。
皆、バスブリッジなんかのシステムLSIばっかで、モノ本のﾌﾙｶｽﾀﾑはさておき、ｶｽﾀﾑLSIなんかやらん(機会がない)のかな？
>URLﾘﾝｸ(white.csys.ce.hiroshima-cu.ac.jp)
>↑ストアドロジック(マイクロ命令)についてでているね。
>図が出るのが遅いから、右クリックで取り込むのが吉。
>p3には基本の垂直型が。p4には水平型がでている。
>p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のﾄﾗﾝｽﾎﾟｰﾄのｽﾃｰﾄへ制御信号だしてる様(ﾚｼﾞｽﾀﾄﾗﾝｽﾌｧ)が見てとれる。
>最近は、高速化の為にストアドロジックじゃなくてワイヤードロジックで組んでるのかな。
>動作は同じだと思うけれど・・・。
ところで、俺、CISCとRISCの性能の違いがしっくりこないんだよな。(特にCPUに対する負荷。サイトによって書いてあることまちまち）
CISCってもともと、INTEL系のｱﾄﾞﾚｽﾗｲﾝ､ﾃﾞｰﾀﾗｲﾝ共有の為(今は違うけど)の時間的ロスを補う為に、CPU命令を増やしたところから至ってるんでしょ。(パイプラインバスもその為だけど)、
対してRISCはMOTOROLLA(後のPOWERPC)に代表されるようにｱﾄﾞﾚｽﾗｲﾝ､ﾃﾞｰﾀﾗｲﾝ別々のパラレルに太いﾗｲﾝもってて、CPU命令を単純にして、CPU内処理を早めようとしたのがRISCでしょ。
この２つの性状の違いってどうよ。
216:デフォルトの名無しさん
03/12/06 23:21
君の書いた文章通りの違い
217:デフォルトの名無しさん
03/12/07 00:52
素人なんですがＬＳＩとＦＰＧＡの違いを教えてください。
218:デフォルトの名無しさん
03/12/07 01:10
>>217
作り方は似ている。
FPGAもLSIもプログラムで論理を組んでそれをソフト(Cに酷似したVHDL,VelirogHDL,Cで書く専用アプリケーション)で論理合成(実際の回路化(ANDとかORとかの組み合わせ)する。
で、間違えがないがダミーの信号を入れて、回路出力を見るシュミレーション機能があるからそれをして、レイアウト(実物の回路図)にして、またシュミレーションする。
ここからが違う。FPGAはまるで、ROMを焼くようにカキコ機で電圧かければ回路が形成される。
ちょうど、EPROMのようなもの。
対してCPUは以下のような手順で回路を作る。
上記手順でできたファイルをMEBES(ﾒｰﾍﾞｽ)というファイルに変換してフォトマスク製造装置にかける。
ここで、ネガができる。写真ではネガを拡大プリントして写真にするけど、半導体製造ではそれを超縮小プリントするんだよ(最低でも1/1000倍くらい)。
思いっきりはしょっていうとできたネガフィルムに電子線を当てて(電子線描画装置で超縮小プリント)、純なシリコンチップに焼けば、ちゃんとシリコンチップ上に半導体の基本領域であるp領域とn領域が形成されていく。
もちろん、レジスト(写真の銀の用に半導体にも専用の薬品がある）、エッチングを何段階も繰り返して何層にも半導体層を築き上げていく。
219:デフォルトの名無しさん
03/12/07 01:41
>>215の
>URLﾘﾝｸ(white.csys.ce.hiroshima-cu.ac.jp)
に対して、
>p3の図では、CPU命令を取り込んで、それを順序制御かけてCPU内各所のﾄﾗﾝｽﾎﾟｰﾄのｽﾃｰﾄへ制御信号だしてる様(ﾚｼﾞｽﾀﾄﾗﾝｽﾌｧ)が見てとれる。
はちと分かりにくかったか。
トランスポートとは入出力のこと。実際はこうなってる。
0/1を入力でon/off
|
＿＿＿｜＼＿＿＿
｜ ｜／ ｜
｜ ｜
｜ ｜
｜＿／｜＿｜
＼｜
｜
0/1を入力でon,off
これで、信号路が両方向Shutされてるか、どちら側かに導通されてるかコントロールできる。
脇から入れる信号は0(GRNにつながってる),1(+につながってる),Z(どこにもつながってない。宙つり）の3パターンあるからﾄﾗｲｽﾃｰﾄ(TriState)と呼ぶ。これを>>215ではｽﾃｰﾄと略した。
図だと、各レジスタ、実際に演算するALUの出入り口にコイツが設けられているから、トライステートに信号入れてやれば、データの移動ができる。そういう意味。
220:デフォルトの名無しさん
03/12/07 02:42
>>218に追加。
MEBESファイルは、元のファイルから、pnpもしくはnpn構造を形づくれる様に、複数枚のマスク(ネガフィルム）を作ってくれる。
もちろん、画面上で、修正して作り直すこともできる。
画面上で見ると、複数枚のフィルムがあるから、ちょうど、別々の縁取りの色フィルムを重ねたように見える。
それで、何層も描画して半導体層を築く。
221:デフォルトの名無しさん
03/12/14 03:46
失業者用の職業訓練でｖｈｄｌの勉強しますた。
基礎的な電子の話から入って、ラッチやｆｆのやセレクタや
ステートマシンなども勉強して、ストップウオッチ式カウンタや
ｐｍｗジェネレータなんかもつくれるようになりますた。
が、入った派遣会社で飛ばされたところがまるっきり関係のないところですた。
222:デフォルトの名無しさん
03/12/14 03:47
工業板のＶＨＤＬスレ落ちたな。
223:hage
03/12/14 04:38
みんな仕事でVHDLかいてるのか？
ソフト系にくらべて趣味で使う比率がすくないのかなぁ？
趣味でやるにはCPLDとか天国なのに。
224:デフォルトの名無しさん
03/12/14 05:38
>>223
仕事でも趣味でも書いてるよ。
でももうすぐCに入れ替わるんだろうな。
225:デフォルトの名無しさん
03/12/15 12:56
>>224
System-C や Spec-C のスレってないよね?
そろそろ作ってもイイやうな...
226:デフォルトの名無しさん
03/12/17 19:18
初心者な質問でスマソ。
解説求む
process(CLK)--process文。この中では順次処理文で記述する
--（）の中はセンシティビティリストといい、ここに指定した信号が
--変化した時のみ、begin~end process内の記述を実行する。
--ここから下のif文についてよく分からないのです。COUNTは７ビットです
begin
if CLK'event and CLK = '1'then
if RST = '1' or COUNT = "00000000"then
COUNT <= DIP;
else
COUNT <= COUNT-'1';
end if;
end if;
end process
227:デフォルトの名無しさん
03/12/17 19:56
学生の宿題なら参考書があるから買ってきてやれ。
228:デフォルトの名無しさん
03/12/17 22:25
>>226
何がわからないかがわからない
たぶんVHDL云々より、論理回路がわかってないんじゃないの？
つーか、悩むよりもシミュレーションして波形みれば一発じゃん。シミュレーションすれ。
229:226
03/12/18 08:58
自己解決しました
230:デフォルトの名無しさん
03/12/18 23:24
みんなは趣味で何を書いているんだ？
231:デフォルトの名無しさん
03/12/22 16:37
>>230
小説
232:デフォルトの名無しさん
03/12/24 14:08
電気電子板
【悪】物性と情報工学が愚痴るスレ【代官】
ｽﾚﾘﾝｸ(denki板)l50
10 ：☆必見☆ ：03/12/24 13:19 ID:yk+hQdcF
情報工学は
・ハードと直接やり取りするOSカーネル、デバイスドライバ、ブートローダのスレ。
・カスタムLSI、システムLSIの大規模集積回路のロジックのスレ。
物性は
・液晶、有機EL、プラズマディスプレイ等のスレ。
・半導体製造でのステッパで行われるnpn、pnp、npnp構造の構築のスレ。
(個人的には、エレクトロマイグレーション、イオンマイグレーション、ラッチアップ等の故障モードにも興味あり)
辺りを建ててくれヨウ！
電子部品は物性と切っても切れない仲だし、情報では、カーネル等に関するスレを見かけないしCPUなんかのロジックを深く語るスレもあまり見受けないし。
233:デフォルトの名無しさん
03/12/24 14:23
HDLのスレで何言ってるんだ？このタコは。
234:デフォルトの名無しさん
04/01/03 10:12
ＤｅｓｉｇｎＷａｖｅの付録のＣｙｃｌｏｎｅボードで何か作った人は居ないの？
235:デフォルトの名無しさん
04/01/04 17:11
VerilogHDLについて質問させて下さい。
テキストエディタでVerilogHDLを記述し、
MAX+PLUSⅡAdvancedSynthesisにて論理合成、
MAX+PLUSⅡでシミュレーションとしたいのですが
MAX+PLUSⅡAdvancedSynthesisでのコンパイルの際に
Warning: Ignored unnecessary INPUT pin 'CLK'
Warning: Ignored unnecessary INPUT pin 'RES'
Warning: Ignored unnecessary INPUT pin 'SW0'
といった警告文が表示されます。
これのせいでシミュレーションができません。
（Ignoredと書かれたINPUTがシミュレーション段階で表示されないため）
漠然としていて分かりにくいと思いますが、
こいった警告文が出る際に直すべき箇所が分かる方が
いらっしゃいましたらぜひ教えてください。
どんなことでも結構です。お願いします。
236:235
04/01/04 17:13
すいませんあげますー
237:デフォルトの名無しさん
04/01/05 23:06
>>235
勘で。
指定しているデバイスに何か問題があるのかも。
もしくは clk, res, sw0 ピンの使い方が悪いとか。
238:デフォルトの名無しさん
04/01/07 07:31
>>235
VHDLのスレでVerilogの質問書いて、しかもageか。
おめでてーな。
漏れはVHDLで同じwarningを見たことがあるから、
多分、原因はアレだろうな。
239:デフォルトの名無しさん
04/01/10 18:31
>>235
氏ねボケが
240:デフォルトの名無しさん
04/01/13 03:13
>>235
clk, res, sw0を回路の中で使っていないとか？
>こいった警告文が出る際に
こいった際にはALTERAのサイトの中でwarningの内容を検索かけてみるとか
241:デフォルトの名無しさん
04/01/13 06:57
>>235
指定するデバイスに合わせて手動でPIN配置してみては。
242:デフォルトの名無しさん
04/02/06 21:07
VHDLのソースにタグ付けを行うツール(GNU GLOBALのようなやつ)を
どなたかご存じないでしょうか?
243:デフォルトの名無しさん
04/02/09 03:09
URLﾘﾝｸ(mito.cool.ne.jp)
244:デフォルトの名無しさん
04/03/05 05:13
URLﾘﾝｸ(www.sakai.zaq.ne.jp)
245:デフォルトの名無しさん
04/03/05 11:18
>>244
関西圏だと解るURLだな
246:デフォルトの名無しさん
04/05/18 11:43
quartusを使ってVHDLの説明やってくれてる本は何ですか？
247:デフォルトの名無しさん
04/05/18 20:38
↓コレで我慢しろ
URLﾘﾝｸ(altimanet.com)
248:デフォルトの名無しさん
04/05/18 23:45
九州なんで無理なんすよ
249:デフォルトの名無しさん
04/05/30 04:12
>235
どんなに小さくてもいいから成功したコードがあるかどうか。
input clk;
input xrst;
input i_a;
output o_b;
reg r_d;
always @(posedge clk or negedge xrst) begin
if (!xrst) r_d <= 1'b0;
else r_d <= ~i_a;
end
assign o_b = r_d;
とかでもいいからさ。
250:デフォルトの名無しさん
04/06/21 23:16
ABEL-HDLのシミュレーションソフトってあるんですか？
251:初心者
04/09/10 22:05:48
電気板の方でも全く同じ質問をしているので
大変申し訳ありませんがどうか助けて下さい。
12BITのdataを5.5という数値で
割った答えを16BITで出力する回路を
考えています。
答えに少数点以下の数値がある場合は、
整数に繰り上げます。
例えば、
(簡単のため10進数で考えると)
答えが1.1なら → 2とする
答えが1.000023なら → 2とする
といった具合です。
関係演算子「 >= 」と 加算演算子「 - 」を使って
解を求めようとしているのですが、
[ 000000111111 >= 5.5 ]
のような評価や
また、[ 000000111111 - 5.5 ]
のような計算が出来ません。
データタイプの異なるものに対して
どのようにしたら評価できるのでしょうか？
どうか教えて下さい。
252:デフォルトの名無しさん
04/09/15 23:09:19
VHDLそこそこ出来るようになったら、計測システムとかはソフト屋に出すのやめて、
とっつきにくいC++とかお勉強するのもやめて
言語が似ているPascal・Delphiとかに逝くもよいかな？
あるいはもし開発環境あるならVHDLのベースとなったAdaへ逝くって手もあるかもしれんが？
253:デフォルトの名無しさん
05/01/16 19:47:35
ほしゅ（´・ω・）
254:デフォルトの名無しさん
05/01/16 20:48:25
最近はC++が基本になってるSystemCとか流行ってるみたいだね
255:デフォルトの名無しさん
05/01/16 20:57:00
>>254
流行ってるって言っても、研究レベルでな。
256:デフォルトの名無しさん
05/01/16 20:59:07
>>255
URLﾘﾝｸ(216.239.57.104)
257:デフォルトの名無しさん
05/01/17 13:00:10
漏れが昔やってた頃はVerilogかVHDL使ってた
シノプシスがボッタクリで大儲けしてた頃（今も？）
最近はSytemCなの？本屋で糞高い本が売ってたよ
258:デフォルトの名無しさん
05/01/18 22:26:51
RTLじゃないと信用できない俺はジジイ?
259:デフォルトの名無しさん
05/01/19 21:04:50
Gateでないと信用できない人達がまだ生きています。
260:デフォルトの名無しさん
05/03/27 23:17:40
SystemCは完全に破綻しました。
261:デフォルトの名無しさん
05/06/03 05:30:34
URLﾘﾝｸ(www.ascii.co.jp)
URLﾘﾝｸ(find.2ch.net)
262:デフォルトの名無しさん
05/06/14 22:47:21
aaa
aa
263:あげ
05/07/08 05:42:53
>>260 SystemCは完全に破綻しました。
でもさ、論理順序回路を高級言語で記述するってゆー考え方は間違ってないと思うんだが、
手続き型言語がそれに向いているのかどうか、むしろ関数型（functional: 機能的）言語の方が
イイのでは？…という様な事を考えてみないか＞プ板の皆の衆!
264:デフォルトの名無しさん
05/07/08 08:43:09
>>263
関数型言語は絶対に向いてないな。
ハードウェアって再起呼び出しできないし。
っていうか、HDL の類でも、レジスタ間の結線の仕方とかを記述する部分は
手続き型で書くのが一般的だし、実際それがベストだと思う。
ハードウェア記述する上で、手続き型言語に足りてない部分は、
モジュール記述の仕方と、ビット幅指定、並列化構文かな。
モジュールの記述はオブジェクト指向言語の、interface, class 的な構文、
ビット幅指定は C++ のテンプレートみたいな感じ、
（実際、↑の2つはSpecCとかではそういう文法になってるし）
並列化構文は、Cωの奴みたいなのがあって欲しいかも。
Cωの並列化構文は、↓の Cω Concurrency に概要説明あり。
URLﾘﾝｸ(research.microsoft.com)
265:デフォルトの名無しさん
05/07/08 21:53:15
Ｃだって再帰は書けるし、プログラムの記述とそれをコンパイルした結果の回路とが
きれいに対応している必要性は、高級言語なんだから必ずしも無い。
既存のHDLはFPLを知らない人達が考えたものだろうから、手続き的に書く様になっているんじゃないのかな？
もちろん、ソフトの世界には無い様なアナログ的な問題がハードにはたくさんあって、
そう簡単に使い物になるとは思わないけど、可能性を考えてみるのは面白いと思う。
実用指向の議論は、シミュ板か電子板でやればいいし。
266:265
05/07/08 22:12:32
↑のFPLは Functional Programming Language です。
Field Programmable Logic ではありませんので、念の為。
267:デフォルトの名無しさん
05/07/08 22:35:31
>>265
いやー、ソフトの世界でも未来が薄いもんにハードの世界での活躍は期待できないと思うよ。
関数型言語もHDLも両方触ったことあるけど、両者の親和性が高いと思ったことは1度もない。
あとさ、HDLはFPLを知らない人たちが考えたという発想がまずなんかおかしい気がする。
関数型言語は、
LISPの開発開始が1958年、COMMON LISP ができたのすら1980年。
Scheme はできたのは1975年。
Haskell でようやく1987年。
一方、HDL は、
VHDL は ADA (1980年誕生)を見本にしていて、1985年に成立。
Verilog-HDL はさらに遅くて、1989年。
関数型言語を知らないってことはないと思う。
268:デフォルトの名無しさん
05/07/09 01:37:14
ぐぐったら、こんなの発見しますた;
The Lava Homepage
URLﾘﾝｸ(www.cs.chalmers.se)
Lava is a hardware description language based upon the functional programming language Haskell.
269:デフォルトの名無しさん
05/07/17 19:39:41
ム板にもあったんだ
270:デフォルトの名無しさん
05/08/30 10:14:40
VHDLにおいて。以下の分を１個のレジスタで済ませるには場合にはどうすればいいんですか？
シフトレジスタだとレジスタ３つ分になりますよね・・。そうではなくて、１クロックで
SINの信号がREG1～REG３を通り、SOUTになるようにってできるんですか？意味的にはSOUT<=SINになりますが。。
process(CLK)
if(CLK'event and CLK='1') then
REG1 <= SIN;
REG2 <= REG1;
REG3 <= REG2;
SOUT <= REG3;
end else;
end process;
271:デフォルトの名無しさん
05/08/30 21:46:59
作りたい回路の回路図を書いてみろ。
272:デフォルトの名無しさん
05/09/04 20:32:42
vhdlで、ランダムって発生できます？
かなりムズイんですが・・・
273:デフォルトの名無しさん
05/09/04 20:40:00
ソフトでできるのと同様のものなら発生できる。
274:デフォルトの名無しさん
05/11/26 11:58:35
てすと
275:デフォルトの名無しさん
06/03/22 16:23:27
【Verilog】記述言語で論理設計 Project3【VHDL】/
ｽﾚﾘﾝｸ(denki板)l50
276:デフォルトの名無しさん
06/03/22 23:47:24
>>270
process(CLK)
variable REG1,REG2,REG3 : std_logic;
begin
if(CLK'event and CLK='1') then
REG1 := SIN;
REG2 := REG1;
REG3 := REG2;
SOUT <= REG3;
end if;
end process;
REG1～3をなんに使うかは知らないがｗ
277:デフォルトの名無しさん
06/03/22 23:57:54
Cでいえば、さしずめ
int function(int *sin){
int* reg1;
int* reg2;
int* reg3;
reg1 = sin;
reg2 = reg1;
reg3 = reg2;
return *reg3; // SOUT
}
といったところか。
278:デフォルトの名無しさん
06/03/23 10:39:52
ｈｓ
279:デフォルトの名無しさん
06/05/24 10:03:32
VHDLの開発環境がフリーで手に入るとこないですか？
機能制限でフリーであったって話を聞いたんですけど
見つからなくて・・
280:デフォルトの名無しさん
06/05/24 10:13:42
Verilogのシムならぐぐればあるのだが
シムじゃなくて無償ツールなら、寺とか罪のサイト逝け
ていうか電気板の方が反応よいと思われ
281:デフォルトの名無しさん
06/05/24 23:02:13
電気板って軽の話題持ち込んだアホのせいで荒れてるからなぁ
282:デフォルトの名無しさん
06/05/24 23:03:50
【Verilog】記述言語で論理設計 Project4【VHDL】
ｽﾚﾘﾝｸ(denki板)
【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 05
ｽﾚﾘﾝｸ(denki板)
こんなとこかな
283:デフォルトの名無しさん
06/07/18 00:39:48
age
284:デフォルトの名無しさん
06/07/18 01:06:02
暇な人が居ないようですね
285:デフォルトの名無しさん
06/07/18 01:17:20
この話題は電気・電子板なんだよな
286:デフォルトの名無しさん
06/09/08 22:56:22
複数個のｎビットデータから最小の値のデータを選び出す回路は、
もっとも最速の回路を作ろうと思った場合、どういう考え方（アルゴリズム？）でＨＤＬを記述すれば
いいでしょう？
287:デフォルトの名無しさん
06/09/09 04:56:47
たとえば n=3 のとき
111
110
101
100
011
010
001
000
の中の最小は 000 っていう意味？
先頭の bit から見て 0 が一番沢山並んでるのが最小でいいような。
288:デフォルトの名無しさん
06/09/09 07:59:35
複数個のデータがどうやって与えられるかが問題。
ｎｘｍで全部パラレルに入ってくるのか、
ｎbitのパラレルがclock同期で何度か入ってくるのか、
その場合何個目がデータの終わりになるのか等、
条件が不十分すぎると思うよ。
289:デフォルトの名無しさん
06/09/11 19:38:44
>>286
最速と言うからには組み合わせ回路になると思う。
組み合わせ回路なら最速を考えるのは合成ツールの仕事。
適当なアルゴリズムを書けば勝手に合成ツールが考える。
もちろん最初の展開後の回路が莫大過ぎると合成終わんな
いので、ほどほどにはしておく必要はある。
290:デフォルトの名無しさん
06/12/29 06:10:58
1chipMSXが販売開始されたようですが
VHDLソース書き換え試したひといる？
291:デフォルトの名無しさん
07/04/25 13:45:03
あげてもいいかな？
292:デフォルトの名無しさん
07/04/25 20:51:25
>>290
います
293:デフォルトの名無しさん
07/05/01 04:42:50
あげてもいいかな？
294:デフォルトの名無しさん
07/05/01 04:54:47
ネタじゃなかったらこちらへ
【Verilog】記述言語で論理設計 Project5【VHDL】
ｽﾚﾘﾝｸ(denki板)l50
295:デフォルトの名無しさん
07/05/01 06:51:27
ここじゃだめ？
296:デフォルトの名無しさん
07/05/07 04:37:48
あげないとたいへんなことになります
297:デフォルトの名無しさん
07/05/07 04:50:23
298:デフォルトの名無しさん
07/05/10 21:57:17
>>297
GJ！
これでこのスレもしばらく安泰じゃ
299:デフォルトの名無しさん
07/05/30 14:49:59
.
300:デフォルトの名無しさん
07/06/15 00:10:41
ちゃんと内容のあるカキコしろよ：
301:デフォルトの名無しさん
07/06/15 21:29:16
ぐは、折角頑張って書いたのにぜんぶ自動削除された・・・（鬱
302:デフォルトの名無しさん
07/06/17 19:19:34
自動削除?
303:デフォルトの名無しさん
07/11/18 14:26:18
dfbdfdfdf
jfgfgj
tutututr
mfmmfhf
kukutk
yeryryrr
304:デフォルトの名無しさん
07/11/30 21:35:21
Verilogのスレは無いの？
305:デフォルトの名無しさん
07/11/30 21:37:20
aruyo
306:デフォルトの名無しさん
08/02/17 15:21:29
doko?
307:デフォルトの名無しさん
08/02/18 21:43:47
>>306
>>294
308:デフォルトの名無しさん
08/07/08 19:45:19
VHDLが分かる方いませんか？
309:デフォルトの名無しさん
08/07/08 23:06:23
【Verilog】記述言語で論理設計 Project6【VHDL】
ｽﾚﾘﾝｸ(denki板)l50
荒れてるけどこっちの方がいいべ。
310:デフォルトの名無しさん
08/07/09 20:06:59
ひさびさにみにいったら確かに荒れててわろす
311:デフォルトの名無しさん
08/07/13 13:23:54
ワロスワールドならこっちの方がワロスｗ
やねう企画代表者やねうらお（本名・磯崎元洋）が
・ソフトウェアの不正コピーを行っていた
・労働契約上の違反をしていた
・他は不正コピーしていないことを証明しようとしてエロゲーのパッケージを発見し、
写真に撮ってアップロードしようとした。
URLﾘﾝｸ(d.hatena.ne.jp)
やねう企画の裏側（競馬の詐欺ソフトの製作現場）
URLﾘﾝｸ(d.hatena.ne.jp)
URLﾘﾝｸ(d.hatena.ne.jp)
URLﾘﾝｸ(d.hatena.ne.jp)
有限会社やねう企画（所在地・大阪府八尾市末広町２－１－２）が計画倒産
URLﾘﾝｸ(www.sia.go.jp)
やねうらおプロフィール
性格：友達から「チンピラ」「ヤクザ」と呼ばれている。前世で殺人鬼だった宿業を背負っているという妄想（自覚）あり。
最終学歴：専門学校卒
主な職歴：有限会社センキ（凌辱系アダルトゲームの製作会社）を経て独立、有限会社やねう企画を設立、２００６年に計画倒産
代表作：『夜這いマニア』『盗撮マニア』『お楽しみＣＤシリーズ』『競馬詐欺ソフト』『ＢＭ９８』
やねうらお語録
>「ワシのほうが潔癖やと思うんやけどな。
>絶対に違法コピーのソフトしか使わんし。
>たとえば強盗に入ったときに、ちょっとかわいそうになって
>十万円だけ残してったら、おかしいやろ？
>自分の『強盗する』という意思に対して矛盾やろ？
>だからワシは、一個も買ったソフトを使ったことがない！！」
312:デフォルトの名無しさん
08/07/13 14:44:57
コピペ乙
313:デフォルトの名無しさん
08/07/22 01:31:17
今世紀最大の正真正銘のキチガイ弓月城太郎(>>311)にやねうらおは絡まれている。
弓月城太郎は正真正銘のキチガイ
【自作自演】弓月城太郎氏に関するまとめ【神秘体験】
URLﾘﾝｸ(d.hatena.ne.jp)
314:デフォルトの名無しさん
08/07/22 01:32:19
>>311
今世紀最大の正真正銘のキチガイ弓月城太郎(>>311)にやねうらおは絡まれている。
弓月城太郎は正真正銘のキチガイ
【自作自演】弓月城太郎氏に関するまとめ【神秘体験】
URLﾘﾝｸ(d.hatena.ne.jp)
315:デフォルトの名無しさん
08/10/02 07:26:11
保守
316:暇だから来てみた ◆TampgQ3z9g
08/10/04 00:46:06
保守
・・・・まだあったのか