10/02/08 20:54:57 i2j+4fL+
RealWorldTech の David Kanter 氏が掲示板に POWER7 講演の詳細を投稿していました。
URLﾘﾝｸ(www.realworldtech.com)
- L1D のレイテンシは 2-cycle (POWER6は4-cycle)
- L1のSRAMセルは、0.426um^2。6T構造
- "Fast Local L3" の load-to-use レイテンシは 25-cycle。SRAM を採用した場合より
3-cycle 程度のペナルティはある。(>>316参照)
- L3 の動作クロックはコアの1/2
- L2のレイテンシは 8～9-cylcle
- L3 全体のレイテンシは 75-cycle 程度
- 2つの整数および4つ?の浮動小数点パイプラインごとに独立したレジスタファイルを持つ