09/12/23 12:54:13 FLB/nvDP
IBMがセミナー資料として公開しているJ. M. Tendler氏のプレゼンのいくつかのバージョン
がネット上で見つかりますが、POWER7のキャッシュ／メモリ階層と、コヒーレンシ維持機構
について詳細に記されています。
URLﾘﾝｸ(www.ibm.com)(Presented+to+Philadelphia+Users+Group,+2009-11-17).pdf
・メモリ
- デュアル・メモリコントローラ
- メモリコントローラとDIMMの間には"Advanced Buffer Chip"を挟む
(POWER4以来の"SMI"チップと同じ)
- メモリコントローラとバッファ間は8-chの高速リンク
差動インターフェース採用、6.4GHz, 28-byte (total?)
- DDR3、800, 1066, 1333, 1600MHz サポート
・eDRAM L3 (32MB)
- ローカル接続メモリの1/3のレイテンシ
- 単一スレッドが全領域を占有する設定も可能
・"Fast Local" L3
- L3の一部 (up to 4MB)を低レイテンシの高速領域として利用可能
- 通常L3の1/5のレイテンシ
・L2 "Turbo" キャッシュ
- L2はコアと緊密に結合
- 上記の『ローカル』L3の1/3のレイテンシ
・キャッシュ階層
L1: write-through, L2: write-back, Local L3: partial-victim, Shared L3: adaptive
・メモリコヒーレンシ
- Global Coherence Throughput: 32GB/s (POWER6) -> 450GB/s (POWER7)
- 『投機的』コヒーレンシ通信
- 複雑な共有状態を表現する13レベルの共有ステータス
書き忘れましたが、統合eDRAMに関してSOIを利用したFBC (Floating Body Cell)との
観測もありましたが、トレンチ構造とのこと。
URLﾘﾝｸ(journal.mycom.co.jp)
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このDRAMはDeep Trenchキャパシタを使用するタイプのものであり、SOIのBox
(Buried Oxide)層を取り除いてその下のシリコンバルクに深い溝を掘り、その溝の
側面に情報記憶用のキャパシタを作る。
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