08/05/20 17:35:05
独立行政法人 産業技術総合研究所エレクトロニクス研究部門フロンティアデバイス
グループ 酒井 滋樹 研究グループ長らは、国立大学法人 東京大学大学院 工学系
研究科 竹内 健 准教授と共同で、強誘電体ゲート電界効果トランジスタ(FeFET)を
メモリーセルとして用いるとNANDフラッシュメモリーの性能が著しく向上することを実証した。
セルレベルで、従来型のNANDフラッシュメモリーのメモリーセルの書き換え回数が1万回、
書き込み電圧が20Vなのに対して今回作製したメモリーセルの書き換え回数は1億回以上、
書き込み電圧は6V以下である。
従来のNANDフラッシュメモリーの微細化の限界は 30nm程度といわれているが、今回
作製したメモリーセルの技術を強誘電体NANDフラッシュメモリーに応用することにより、
将来の20nm、10nm技術世代にも対応できるため、次世代高密度大容量不揮発メモリーと
して期待される。
なお、この成果は、2008年5月18日 - 22日にフランスで開催の第23回不揮発性半導体
メモリーワークショップ（23rd IEEE NVSMW / 3rd ICMTD‘08）で発表される。
（略）
FeFETをNANDフラッシュメモリーセルに用いた強誘電体NAND(Fe-NAND)フラッシュメモリーが
実現すると、現在のNANDフラッシュメモリーと比べて書き換え可能回数の飛躍的に多い
メモリーになるだけでなく、浮遊ゲートが存在しないために隣接メモリーセル間の容量結合
ノイズが生じない等の理由により30nm技術世代以降の20nm、10nm技術世代の高密度
大容量不揮発メモリーに適していると期待される。
（略）
NANDフラッシュメモリーセルとして最適なしきい値をもつようにチャネル領域への不純物
注入条件を調整したp型Si半導体基板上にパルスレーザー蒸着法によって高誘電体Hf-
Al-O薄膜を約10nm、強誘電体SrBi2Ta2O9薄膜を約400nm製膜した後、金属Ptを約200nm
製膜し、フォトリソグラフィー技術によりゲートおよびソース、ドレイン、基板の各電極を
形成して金属-強誘電体-絶縁体-半導体(MFIS)ゲート積層構造をもつnチャネル型FeFETを作製した。
（ソースが長い為一部抜粋しました。詳細はソースでご覧下さい）
ソース：URLﾘﾝｸ(www.aist.go.jp)
画像：URLﾘﾝｸ(www.aist.go.jp)
産業技術総合研究所 2008年5月19日