19/12/08 05:37:07.67 GZwNfGlR0.net
>>29
70 名前:名無しさん＠そうだ登録へいこう :2018/02/10(土) 01:03:03.65 ID:hnrpvj4/0
288 名前:HD643774 :2018/02/09(金) 05:47:29.48 ID:u8qo1eRE0
arismusenことコテハン謹製の
>誰にでもかんたんにできる、ＵＡＲＴそうじゅしんをおこなうＶＨＤＬ >URLﾘﾝｸ(arismusen.com)
はとんだ欠陥品だね。こんな品質でルネサスでも開発やってたのかよ。
こいつの欠陥設計を見抜けなかったルネサスの間抜けどもも大概だけどな。
有坂憲行が論理回路設計ド素人だということはよく判った。
以下、comm_rx.vhd より
100>if (flag_time_cnt_max_inc = '0') then
101> if (flag_time_cnt_max = '1') then
102> if (state = "1010") then
103> time_cnt <= time_cnt + '1';
104> else
105> time_cnt <= (others => '0');
106> end if;
107> else
108> time_cnt <= time_cnt + '1';
109> end if;
110>end if;
で、flag_time_cnt_max_inc = '1'の時は何が起きるのだろう？
実際は何も起きないのだけど、そうすると現状を保持するためのラッチや
フリップフロップが生成されなければならないのは、論理設計知ってる人
には常識。VerilogじゃなくVHDLなんでこういう記述になるとはいえ、
こいつのコードには他にもこういう条件抜け多数あり。まともな論理設計者なら
表の条件だけでなく「裏」の条件まで網羅してコードを書くはず。
VerilogできますVHDLできますドヤァ！だけでは意味ないのだよ。