09/05/15 10:17:56 LHkGPZD7
>>169
>富士通、次期スパコン向けHPC-ACEアーキテクチャを公表
>URLﾘﾝｸ(journal.mycom.co.jp)
>そしてプロセッサコアは16段のパイプライン構成であり、各コアは32KBの1次命令キャッ
>シュ、32KBの1次データキャッシュを持ち、8コア共通の5MBの2次キャッシュを搭載して
>いる。
LINPACKで、途中結果を8Bでしかもたないとしても、5MBのキャッシュに、ブロック化して
450*450*8B*3の部分行列を入れるとして、128GFlopsだと部分演算は1.4msで終わり、そ
の度に450*450*8B*3のメモリRWが起き、チップに必用なメモリバンド幅は3.4GB/sってな
るな。
16ビットのDDR3-1333でも2.7GB/sしかないから、LINPACK専用機としてすら、メモリバンド
幅が足りないじゃん。
DDR3が2セットあればなんとかなるけど、
URLﾘﾝｸ(journal.mycom.co.jp)
の図みても、MCからはメモリインターフェースは一個しか出てないし、、、
コアごとの一次キャッシュも少ないので気になるが、同様に計算すると、内部は2Gbpsで
伝送してるとして168本の配線だから、こっちはなんとかなりそう。