12/11/20 07:26:35.28 xJwDXFWI
PCのメインメモリもSRAM化かよ。
86:名無しのひみつ
12/11/20 08:06:42.10 I2hd3HyR
>>1
いい加減、スパイ防止法を作れ
民主党の反対でスパイ防止法は成立していない
87:名無しのひみつ
12/11/20 10:22:50.58 /9ddiCbJ
>>85
SRAMは面積を使いすぎる、将来的にはZRAMという記憶させる場所を０にした
メモリが有望と考えられている。量産技術が追いつけば密度的にこれに敵なし
URLﾘﾝｸ(www.itmedia.co.jp)
URLﾘﾝｸ(en.wikipedia.org)
88:Z-RAMわかりやすめの解説
12/11/20 10:25:42.68 /9ddiCbJ
URLﾘﾝｸ(yunogami.net)
89:名無しのひみつ
12/11/20 11:40:35.39 OU4PloDa
トランジスターの理論限界を突破 次世代省エネデバイス実現へ
URLﾘﾝｸ(www.jst.go.jp)
この技術の方が実用化が早そう。関連特許は、下記。
特開２０１０－５８９８8
但しサムソンは特許つぶし、無視のプロ。(経験ありです。伝聞情報ではありません。)
日本の大学の特許能力では戦えない。
90:名無しのひみつ
12/11/20 17:59:41.86 99GsT/Qh
フラットパネルで話題のa-InGaZnOxに関してはサムスンは特許料払ったよ。
実用化はまだなのに。
91:名無しのひみつ
12/11/20 23:05:21.85 Khl2ylUJ
>>87
>ZRAMという記憶させる場所を０にした
>メモリが有望と考えられている
どこの誰が有望視してんだよｗ
92:名無しのひみつ
12/11/20 23:45:40.60 +TF7HzwY
>>18
パターンマスクを使って回路図を光学的に転写しているという意味では正しいだろ。
93:名無しのひみつ
12/11/21 00:05:29.12 Xrw3Y32s
つまり、ＳＳＤの容量が10倍になってくれるって事？なら歓迎。
94:名無しのひみつ
12/11/21 00:11:13.88 1ojwTQcs
>>91
たぶんソースみていないのかと。厨房がよく陥る。
95:名無しのひみつ
12/11/21 00:43:54.86 F/O/16Pc
半導体の材料屋さんが理論限界発表するときは
回路屋さんに一声かけて実現できたとして本当に戦える代物なのか
質問したほうがいいと思うの
96:名無しのひみつ
12/11/21 09:17:59.61 +hx+eK0K
>>44
どうやら、スピントロニクスか、、、
>この技術では発熱の原因となる電気抵抗も１０００分の１以下に抑えられた。
スピントロニクスでは、ジュール熱は発生しないって話かな
ヒシテリシス損での発熱は無視で
97:名無しのひみつ
12/11/22 06:06:10.94 H+hW6oq9
でもお高いんでしょう？
98:名無しのひみつ
12/11/22 09:12:22.41 noGLag8p
科学技術立国日本、頑張れ！
99:名無しのひみつ
12/11/22 14:50:36.59 k1FC13Ke
>>96
ネタをバカには分からないように小出しして投資する企業を勧誘するネタだろ。
具体的に説明したらなーんだで終わりな可能性がある。
本人の専門やその関係をみても今回のニュースと同じ研究かと疑いたくなるほど
説明が違うとおもわれ。
>>95
半導体の材料屋では材料屋としての理論はあっても構築の理論はまた
別でその材料屋でなんとかなるんならインテルとか入らないわけで。
100:名無しのひみつ
12/11/22 20:46:27.46 5i92kvKo
どうやってトンネル効果を回避するのかだけでもいいから
誰か3行で
101:名無しのひみつ
12/11/23 02:35:35.25 k31aWcJ5
SSDってもう限界近いんだろ？もうこれ以上セルの大きさを小さく出来ないとか・・・
セル内の電子量が少なくなり過ぎて云々・・・情報を保持できないとか・・・
102:名無しのひみつ
12/11/23 10:28:25.01 DP3ZK+vh
>>101
情報を保持する分部は細かくすると平面的な製造ルールが細かくされる反面
奥行きがストローのように深くなり従来は面積であった電子が収まる分部は
この手の集積度になると体積で評価することになる。
インプレスなどの解説によると次の世代で登場するSSDは素子１個に蓄えられる
それは電子２０個程度まで減り。電子が繰り返し耐久で劣化する絶縁体の壁を越え
量子トンネル効果などで失われる率は恐ろしく大きくなる故に微細化
する物理的限界とされる。
電子１個まで記録に使えるようなことをマジでいっているブルーバックス本を
読んだ頭の弱い人は放射線やら繰り返し行われる耐久性の劣化が無い理論世界
だけの作家の解説をマジで信じているだけ。
まだ狭い空間（体積）に高圧で記録することで電子の数を増やすことが可能だが
絶縁体の開発が難しく他の次世代メモリのほうがはるかに有利である。
Nandフラッシュは3bit記録程度が限界だが他の記憶装置では8ビット程度が
限界になるデバイスも開発中であり従来技術に寄生し少し改善程度では
それらのデバイスには到底対抗できない。
大手半導体のその手の専門家が大学の技術をみて、そんなもの使えないと
判断しているわけで、それを素人や同じ学校学生が指示してもつまらん。
技術と金をもっている半導体会社に理解されてなんぼの世界でしょう。
103:名無しのひみつ
12/11/24 00:39:54.65 TNVSosTr
>>101
セルを縦にも並べて容量を増やせる。技術的には実証済み。
ただし、
>2Dを諦めた結果である3Dを選択したときに、競合他社が
>2Dで同じ記憶容量のチップを量産してしまったら、
>製造コスト低減競争にはたぶん負ける。その事実を分かっていることが、
>半導体メモリ各社を3Dに進ませない最大の理由かもしれない。
pc.watch.impress.co.jp/docs/news/event/20120618_540913.html
だから、3Dチップはなかなか出てこない
104:名無しのひみつ
12/11/24 08:32:52.46 1vOfsvtf
なんか分かった様な分からない様な理由だな。
105:名無しのひみつ
12/11/24 08:52:57.41 4FSmxcfZ
>>103
歩留まりが理解できないバカは相手にするな。
なかなかではなく積み重ねの数で正しく作れる成功率が低く
１枚単位で作って検査したのをSoCで積み上げる方式が主流になりつつある。
１回で作ったら歩留まりが90%なら0.9×0.9×0.9×0.9と層の数だけ動作率が減る。
それが不良メモリで殺せる分部ならいいが全体を構成する【基幹分部】ならどうにも
ならない。現在の歩留まりは不良分部を隠しての製品化であるのすら知らないんだろう。
不良を隠蔽して歩留まり100%として出荷されて、エラーなしが常識な記録媒体で
エラーが無いと信じちゃった奴はほとんどじゃないかな。
それらは先天的エラーで、後天的エラーじゃないとコマンドなどでエラー情報を
読み出してもエラー０って表示されるわけ。