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【VLSI】日立が3次元PRAMを開発、3次元NANDフラッシュ以下のビット・コスト目指す
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3次元PRAMの構造
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メモリ・ホールの断面構造
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試作したデバイスの断面写真
「2012 Symposium on VLSI Technology」のセッション5「Alternative Memory」では、日立製作所 中央
研究所が3次元セル構造のPRAM（PCM）について発表した[講演番号：T-5.1]。低コスト・大容量のデータ・
ストレージ用途を狙っており、「3次元NANDフラッシュ・メモリよりも低いビット・コストを目指す」（同社）としている。
講演タイトルは、「Scalable 3-D vertical chain-cell-type phase-change memory with 4F2 poly-Si
diodes」。日立製作所は2011年のSymposium on VLSI Technologyで多結晶Siチャネルを用いた2次元
タイプのPRAMを発表していた。このPRAMはメモリ・セルがNANDストリングのように水平方向に連結した構造
であり、メモリ・セルを縦方向に並べれば、3次元NANDフラッシュ・メモリ「BiCS」のような構造が作れると期待
されていた。今回は実際にその3次元構造を実現してみせた。
ゲート電極と絶縁膜の積層膜に高アスペクト比の穴（メモリ・ホール）を開け、ホールの内壁にゲート酸化膜や
多結晶Siチャネル、相変化膜などを埋め込む。メモリ・ホールの寸法を微細化するためには、内部に形成する
膜を薄くする必要があるが、相変化膜は薄くすると相変化しにくくなるという課題がある。そこで今回は独自の
材料技術を用いることで相変化膜の厚さを2nmまで薄くできた。この場合、メモリ・ホールの寸法は32nmまで
微細化でき、これは3次元NANDフラッシュの約1/2の水準とする。
X-Y方向の選択デバイスとしては、単純な構造を持つ多結晶Siダイオードを利用し、選択デバイスの面積を
4F2にできた。また、単純な2端子ダイオードであるため、必要なフォトマスクの枚数を9枚に減らせた。一般に
11枚以上のマスクが必要となる3次元NANDフラッシュに比べて低コスト化に向くという。
試作したメモリ・ホールの寸法は上面が160nm、下面が131nm。このデバイスを用いてセット、リセット、読み
出し動作をそれぞれ確認した。セット状態とリセット状態の電流比は約100倍だった。書き換え回数は100万回。
多結晶Siダイオードのオフ電流ばらつきを抑制したことで、1Tビットでの動作も可能とする。
木村 雅秀/日経エレクトロニクス 2012/06/13 19:50
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2012 Symposium on VLSI Technology
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5.1 Scalable 3-D Vertical Chain-Cell-Type Phase-Change Memory with 4F2 Poly-Si Diodes,
M. Kinoshita, Y. Sasago, H. Minemura, Y. Anzai, M. Tai, Y. Fujisaki, S. Kusaba, T. Morimoto, T. Takahama,
T. Mine, A. Shima, Y. Yonamoto, T. Kobayashi, Hitachi, Ltd.
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