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【IEDM 2011レポート】 IBMの最終兵器「レーストラック・メモリ」が登場
会期：12月5日～7日(現地時間) 会場：米国ワシントンD.C. Hilton Washington
（参考画像：IBM Spintronics Devices Research Magnetic Racetrack Memory Project）
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IEDM 2011の参加者登録受け付け所
半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM 2011」が12月7日の
夕方に閉幕した。この日は米国IBMと台湾ITRI(Industrial Technology Research Institute)の
共同研究チームが、次世代の大容量不揮発性メモリ「レーストラック・メモリ(Racetrack Memory)」の
開発状況を公表した。
レーストラック・メモリは大容量と高速、低消費電力、不揮発性、低コストを兼ね備えた究極のスト
レージ用メモリという謳い文句で、IBMが約3年半前の2008年4月10日にコンセプトと基礎実験の
結果を発表していたもの。IBMは同年、台湾のITRIと共同研究チームを結成して開発を続けてきた。
IEDM 2011では2件の講演が続けて行なわれた。前半の1件(Luc Thomasほか、講演番号24.2)
ではレーストラック・メモリのコンセプトと基本素子の動作結果を、後半の1件(A. J. Annunziataほか、
講演番号24.3)ではメモリセルアレイの試作結果を発表した。レーストラック・メモリの技術詳細が
公表されるのは今回が初めて。そこで本レポートではレーストラック・メモリの位置付けと講演の概要を
ご紹介する。
講演では、レーストラック・メモリの位置付けについて触れていた。既存のコンピュータ・アーキテクチャは
CPUがまず存在し、CPUがキャッシュ、DRAM(主記憶)、SSD(外部記憶)、HDD(外部記憶)といった
さまざまなメモリをCPUがアクセスするようにできている。これはシングル(単一)のCPUが演算処理を
引き受けている時代には適切なアーキテクチャだった。
しかし数多くのCPUが演算処理を分担するマルチCPUになると、このメモリアーキテクチャでは大量の
データを移動させる頻度が急速に増大し、メモリとCPUの間のデータ転送が完了するまでの遅延時間が
無視できないほど長くなる。その結果、CPUを増やしても演算処理性能があまり上がらなくなってしまう。
そこでマルチCPUのコンピュータではストレージ・クラスの巨大なメモリを中心に配置し、数多くのCPUが
このストレージ・クラス・メモリにアクセスするアーキテクチャが望ましいと説明した。このストレージ・クラス・
メモリとなるべく開発しているのが、レーストラック・メモリだとする。
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シングルCPU時代のメモリ・アーキテクチャ。講演スライドを元に記者が独自に作成したもの
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マルチCPU時代のメモリ・アーキテクチャ。講演スライドを元に記者が独自に作成したもの
●HDDとMRAMの特長を兼ね備える
レーストラック・メモリの基本的な原理は、磁気メモリである。細長いワイヤ状の磁性体(「磁気ナノ
ワイヤ」と呼ぶ)を「磁区」と呼ばれる単位で細かく区切り、磁区における磁化の方向でデータを記録し、
読み出す。
データを記録する磁気ナノワイヤのほかには、磁気の方向を書き込む素子、書き込まれた磁化の
方向を読み出す素子が存在する。これらの構成はHDDに似ている。HDDの磁性体、書き込みヘッド、
読み出しヘッドがそれぞれレーストラック・メモリの各素子に対応する。実際に講演では「HDD on a
Chip」という呼び方をしていた。
レーストラック・メモリの書き込み素子は磁気ナノワイヤに近接した配線で、配線電流で誘起した
磁界によって磁気ナノワイヤを磁化する。読み出し素子は磁気トンネル接合素子(MTJ素子)である。
MTJ素子を構成する磁性層の磁化の向きと磁気ナノワイヤの磁化方向を比較することで、MTJ
素子を貫く電気抵抗の値が変化する。この抵抗値の変化をデータとして読み出す。
福田 昭/PC Watch 2011年 12月 15日
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