19/11/16 08:12:24.01 OU+UOJhI.net
命令用キャッシュもマルチレベル 。
? 私のキャッシュでは、回線サイズと帯域幅は基本 ry 。
I キャッシュでは、ラインサイズと帯域幅とが基本的にすべてのレベルで同 。
? すべてのコアが同じで比較的小さなカーネルを実行 ry 。
比較的小さい同じカーネル、を全コアが実行している限り、この構造はうまく機能
各PEZY-SCチップには32レーンのPCIe（Gen3）インタフェースがあり、統合された2つのARM 926プロセッサによって制御 。
? ry は、ホスト ry のＤＭＡまたはＰＩＯ読み ry 込みのいずれかによって ry プロセッサのメイン ry 。
ＰＣＩｅ はホストプロセッサの、PIO 読み取り／書き込みか DMA かのどちらかによって、ＰＥＺＹ ＳＣ のメインメモリとホストプロセッサとの間でデータを転送 に使用され得る。
PEZY-SC は、OpenCLの方言であるPZCL 言語をサポート 。
OpenCLのほとんどの機能をサポートしていますが、パフォーマンスが重要な場合は特に制限がいくつか （もちろんほとんど常にそうです）。
最高の効率 には、 ソフト スレッドの数は、ハード スレ 最大数（チップあたり8192）と同じでなければなりません。
もう1つの違いは、キャッシュがコヒーレントではない から来ています。
_URLﾘﾝｸ(webcache.googleusercontent.com)
正しい結果を保証 に、適切なレベルのキャッシュをフラッシュする関数を手動で挿入 要 。
小 コンピューティングカーネルの場合、これはそれほど難しくありませんが、もちろん 難 バグの原因 可能性
? 1台のPEZY-SCプロセッサには8チャネルのDDR4 DRAMが搭載されているため、DDR4クロック ry 。
PEZY-SC プロセッサ 1 つは、 DDR4 DRAM チャネルを 8 つ持っており、DDR4 1333 MHzの場合、理論 ピーク は85 GB /秒 。
実際の読 帯域 約75 GB /秒、STREAMコピーのパフォーマンスは40 GB /秒 。
書き込み帯域幅が読 の1/2であるため、コピー性能は低くなります。
L1、L2、 L3 読 帯域幅（チップ合計）は、それぞれ2000、2000、 700 GB /秒 。