11/12/27 02:13:58.26 bgcRYJx6.net
haswellでは、まだ内緒なんだけどDRAMをCPU上にもってくる
具体的には任天堂Wii-Uのリークで説明されたような実装で
TSV技術を利用する、CPUダイとは別にCPU基板上にDRAMを
実装し方法はMCMとなる。
容量は4GB程度となりCPUとつなぐ帯域は従来のL3キャッシュと
同等になるだろう、何故大容量のL3にしないかという話はあるが
配線数と配線長の問題であるのは明らかでL3と同じ方法でCPU上に
DRAMを実装してもSRAMの4倍程度の増量が限界である。
MCMにしなければ歩留まりの問題もでてくる。
すでにこの手法への転換はDDR4の計画が白紙にもどり再計画された
時点で始まっていた。
基本的に高速な内部メモリはOS用で低速のDDR3などのメモリは
スワップやキャッシュなどの用途でOS的技術で管理される。
仮想記憶の管理テーブル用インデックスメモリも大容量の64bitメモリ
空間は巨大すぎるのでこれらの資源管理だけでCPUの効率は落ちてしまう。
メモリの総量が増えればそれに比例したメモリ帯域も必要になるが
現実問題として帯域を増やすのは無理がある。
実行としてプログラム部分だけが動いているメモリ（データは含まず）はたくさんの
実行コードがあったとしても４ＧＢもあれば軽く足りるってことになる。